臺積電3nm工藝或于2年內準備就緒芯片性能有望翻番 _芯片

臺積電會長劉德音(Dr.Mark.Liu)證實該公司下一代3nm芯片制造節點正在如期推進。作為世界著名的芯片代理廠商，臺積電目前正在建設3nm的生產線，預計明年將轉入試制。與5nm制程節點相比， 3nm可以提供幾乎翻倍的邏輯密度，提高11%的性能，提高27%的性能。

3nm對比5nm制程的增益示例(圖案via去WCCFTech)

臺積電干部在以前的國際固態電路會議(ISSCC)演講期間的表現證實了該公司對下一代的制造技術。

在滿足當前和未來產品的增長需求的同時，即使汽車領域的產品需求提高，也不會對整體生產能力產生太大影響。

需要指出的是，所謂的3nm工藝。結果，在以釋放創新未來為主題的27分鐘演講期間，干部沒有直言這件事，只是以3nm開始進展。

為了提高邏輯密度，有必要協助優化相關技術，同時增加一定的成本。

【臺積電3nm工藝或于2年內準備就緒芯片性能有望翻番】除了透露3nm技術的發展如期推進，相當順利，劉德音還提供了對3nm技術的最新數據和技術發展的看法。

他指出，截目前為止，臺積電已經發貨了約18億張基于7nm的工藝節點的芯片。截至2020年，該公司一直是行業領導者。

由于極紫外光刻(EUV)技術，臺積電可實現更高的保真度、縮短周期、降低技術復雜性和缺陷率。

值得一提的是，臺積電在5nm節點的十層口罩技術中使用了EUV的技術(具體包括線切、接觸、金屬線圖案) ，用單層EUV代替了初期的多層深紫外線(DUV)技術。

隨后劉德音強調設計工藝協同優化（滴滴C），及其方案在過去幾年中對芯片制造的重要性。對于芯片制造商來說，這使得他們可以同時使用設計和制造技術來滿足性能要求。此外， DTCO在測量節點的邏輯密度時，臺積電超過了固有的縮放指標，如接觸柵的間隔和最小的金屬間隔。

結合有源區上的格柵接觸、單擴散中斷、鰭片減少等特性，還能為3nm工藝節點帶來1.8倍于5nm的邏輯密度。

最后，劉德音公開了公司的未來計劃。包括開發sub-3D屏幕材料和晶片級單晶六方氮化硼。

兩者的特點是，在較低的制造溫度下，可以轉移到任意的基礎上，為三維制造有源邏輯層和存儲層開辟了新的道路。

此外，臺積電對低維材料的研究包括一維碳納米管。利用這個晶體通道的關鍵是開發格柵長度短的晶體管介電材料。

如上圖所示，研究表明該技術已經實現。具有較高K格柵堆疊能力的新材料，非常適合制作格柵長度為10nm的晶體管。

當然，為了達到這么大的目標，臺積電還需要與芯片行業的所有同行緊密合作，確保3nm技術發展到2倍。

考慮到該公司批量生產的5nm順應了這一趨勢，預計登場的3nm節點也會遵循這一時間的計劃。

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